Xilinx - Vivado Adopter Class (Live Online)

Vortrag auf Deutsch!

Beschreibung:

Das Training nutzt Materialien entwickelt von Xilinx, und ist eine praktische Kombination aus:
  • Vivado Design Suite
  • Xilinx Vivado Advanced STA and XDC
  • UltraFast Design Methodology
  • Wer sollte teilnehmen?

    FPGA Designer die Vivado nutzen möchten und:
    • momentan Xilinx ISE Design Suite nutzen
    • schon vertraut mit Xilinx-Bausteinen der 7er-Serie sind

    BITTE BEACHTEN SIE: Techniker die nicht mit Xilinx-Bausteinen und ohne vorherige Xilinx ISE Design Suite Erfahrungen sollten Vivado FPGA-Essentials besuchen. Dieser Kurs bietet für neue Benutzer eine gute Grundlage, bevor Sie an komplexeren Kursen teilnehmen. Siehe den Abfolge der Kurse oben und wenden Sie sich bitte an Doulos für weitere Informationen.

    Vorrausetzungen

    • FPGA-Design Erfahrung
    • Erfahrung mit VHDL oder Verilog
    • Abschluss der Vivado FPGA-Essentials oder Essentials und Design for Performance und Advanced FPGA-Implementation Kurse oder gleichwertige Kenntnisse der Xilinx ISE Software-Tools, Techniken, Architektur und FPGA-Design-Techniken.
    • Video-Ressourcen. Die folgenden Videos enthalten wichtige Inhalte, die Ihnen ermöglichen, die Wirksamkeit der Vivado Training zu maximieren:
    • Essential viewing prior to course attendance: http://www.xilinx.com/training/vivado/vivado-design-flows-overview.htm
    • Optional viewing prior to course attendance: http://www.xilinx.com/training/vivado/vivado-version-control-overview.htm

    Empfohlenes zusätzliches Training

    • Essential Tcl for Vivado (online) lehrt die Grundlagen von Tcl mit besonderem Schwerpunkt auf die Anwendung in der Xilinx Vivado ™ Design Suite. Es kann unabhängig entweder vor oder nach der Vivado Adopter Ausbildung genommen werden.

    Erworbene Kenntnisse

    Vivado Design Suite

    • Verwenden Sie den Projekt-Manager, um ein neues Projekt zu starten
    • Erkennen Sie die Vivado IDE Design-Flows (projektbasierte und skriptbasiert)
    • Erkennen von Dateisätzen (HDL, XDC, Simulation)
    • Analysieren Sie Designs mit den cross-selection capabilities, Schematic-Viewer, und Hierarchical-Viewer
    • Synthetisieren und Umsetzung eines HDL-Design
    • Nutzen Sie die zur Verfügung stehenden Synthese- und Implementierungs-Reports, um ein Design (Auslastung, Timing, Stromverbrauch, etc.) zu analysieren
    • Verwenden der wichtigsten Tcl-basierten Reports (check_timing, report_clock_interaction, report_clock_networks und report_timing_summary)

    Xilinx Vivado Advanced XDC and STA

    • Greifen Sie auf Primärobjekte aus der Design-Datenbank und filtern Sie Listen von Objekten mit Eigenschaften
    • Beschreiben Sie Setup- und Hold-Kontrollen und beschreiben Sie die Komponenten eines Timing-Report
    • Erstellen Sie entsprechende input und output delay constraints und beschreiben Sie Timing-Reports , die Eingangs- und Ausgangspfade einbeziehen
    • Erläutern Sie die Auswirkungen, die Herstellungsprozessschwankungen auf Timing-Analyse haben und beschreiben Sie wie Min / Max-Timing-Analyse Informationen in einem Timing-Report vermittelt werden
    • Beschreiben Sie alle verfügbaren Optionen mit den Befehlen report_timing und report_timing_summary
    • Definieren Sie die erforderlichen Timing-constraints, um System-synchrone und quellensynchronen Schnittstellen zu beschränken
    • Analysieren Sie einen Timing-Report um zu ermitteln des optimalen Abtastzeitpunktes
    • Skripte für die projektbezogene und skriptbasierende Design-Flows erstellen.

    UltraFast Design Methodology

    • Erläutern der UltraFast Design Methodology Checkliste
    • Ermittlung der wichtigsten Bereiche, um Ihr Design zu optimieren, um Ihre Design-Ziele und Leistungsziele zu erreichen
    • Definieren Sie die Eigenschaften des Designs
    • Optimieren des HDL-Code, um die FPGA-Ressourcen, die automatisch erkannt werden, zu maximieren und erreichen Sie Ihre Performance-Ziele
    • Erstellen von Resets in Ihr System für optimale Zuverlässigkeit und Konstruktionsgeschwindigkeit
    • Erstellen eines zuverlässigeren Designs, das weniger anfällig für Metastabilitätsprobleme ist und weniger Design-Debugging später im Entwicklungszyklus braucht
    • Verwenden Sie alle Vorteile der Vivado Design Suite Reports und Utilities, vor allem den Clock Interaktion Report
    • Erkennen der Timing-Closure-Techniken unter Verwendung der Vivado Design Suite
    • Beschreiben Sie, wie die Xilinx Design-Methodik Techniken effektiv funktionieren durch Fallstudie / Laborerfahrung

    Registrierung für die nächsten Termine

    Die nächsten Trainings werden stattfinden:

    • 14. März 2016 registrieren Sie sich bitte hier

    Weitere Details zu diesem Online-Training finden Sie hier

Event Schedule

No events found. Event request.

Updated at: 2016-01-15 12:05:46 +0100to the top