Xilinx - Vivado FPGA Essentials (Online)

(Auch bekannt als Essentials of FPGA Design by Xilinx)

In Zusammenarbeit mit Doulos

Vortrag auf Deutsch!

Beschreibung

Dieser Kurs ermöglicht Ihnen::
  • Ein effektives FPGA-Design mittels synchronen Design-Techniken zu erstellen
  • Passende Geräteressourcen zu instanziieren
  • Ordentliche HDL-Kodierung zu benutzen
  • Korrekte Pin-Belegung zu erstellen
  • Grundlegende XDC constraints zu setzen
  • Mit der Vivado Design Suite ein Design zu erstellen, zu synthetisieren und herunterzuladen

Wer sollte teilnehmen?

  • Digital Entwickler mit Kenntnissen von HDL (VHDL oder Verilog) und noch nicht mit Xilinx FPGAs gearbeitet haben
  • Bestehende Xilinx ISE Nutzer ohne Erfahrungen oder Trainings mit Xilinx PlanAhead oder wenig bis keine Kenntnisse über Kintex-7 oder Virtex-7 Geräte haben.
  • Techniker die mit der 6er-Serie designen möchten sollten für weitere Informationen Doulos kontaktieren.
  • Techniker die schon mit Geräten der Xilinx 7er-Serie vertraut sind und zumindest ein wenig sich mit PlanAhead auskennen, sollten stattdessen den Vivado Design Suite Kurs besuchen. Bitte sehen Sie sich die empfohlenen Abfolge der Kurse oben an und bitte zögern Sie nicht Doulos wegen weiterer Informationen zu kontaktieren.

Voraussetzungen

  • Selbständiger Umgang mit HDL (VHDL oder Verilog)
  • Erfahrungen mit digitalem Design

Erworbene Kenntnisse

Nach Abschluss dieses Kurses werden Sie in der Lage sein:
  • Vorteile aus der Serie 7 zu ziehen
  • Mit dem Projekt-Manager ein neues Projekt zu starten
  • Erkennen Sie die verfügbaren Vivado IDE Design-Flows (projektbasierte und skriptbasierend)
  • Erkennen von Dateisätzen (HDL, XDC, Simulation)
  • Analysieren Sie Designs mit Hilfe der cross-selection capabilities, Schematic-Viewer, und Hierarchical-Viewer
  • Synthetisieren und Implementieren eines HDL-Design
  • Nutzen Sie die zur Verfügung stehenden Synthese- und Durchführungsberichte, um ein Design (Auslastung, Timing, Stromverbrauch, etc.) zu analysieren
  • Erstellen einer eigenen IP mit der IP-Bibliothek
  • Stellen Sie grundlegende Zeitvorgaben (create_clock, set_input_delay und set_output_delay)
  • Die wichtigsten Tcl-basierten Reports (check_timing, report_clock_interaction, report_clock_networks und report_timing_summary) zu verwenden
  • Beschreiben und analysieren Sie gängige STA Berichte
  • Anwendung der synchronen Design-Techniken
  • Zu wissen wie ein FPGA konfiguriert werden kann

Registrierung für die nächsten Termine

Die nächsten Trainings werden stattfinden:

  • 15. Februar 2016 registrieren Sie sich bitte hier

Die Sitzungen finden vier Mal zwischen 10:00 und 14:00 statt

Weitere Details zu den Online-Trainings finden Sie hier

Event Schedule

No events found. Event request.

Partner

Doulos
Updated at: 2016-01-15 11:55:47 +0100to the top